摘要
本申请公开了一种级联时钟同步电路。级联时钟同步电路包括M级级联连接的时钟同步电路，时钟同步电路包括相位检测模块和时钟生成模块；相位检测模块当第i计数值为X+2N‑1和X+N‑1时，输出第i相位检测信号并置为有效电平；时钟生成模块根据第i相位检测信号的有效电平，对第i高频时钟N分频生成与其同步的第i N分频时钟，及对第i级相位检测信号的电平变化计数得到第i级联计数值，当第i级联计数值为X+2N‑1和X时，输出第i级级联信号并置为有效电平。本申请解决了多路时钟同步过程高速时钟和低速时钟因时钟偏斜累积导致的同步失效的问题。尤其是面对多通道数据同步传输场景如多BANK多SerDes架构中，有效解决了因时钟偏斜累积导致的时钟同步失效的问题。
