一种高速时钟偏差ATE测试电路及其工作方法

本发明公开了一种高速时钟偏差ATE测试电路及其工作方法，涉及高速数据接口芯片测试技术领域。本发明包括第一子通道时钟以及第二子通道时钟；测试电路采用第一D触发器以及第二D触发器；两个D触发器建立时间和保持时间均小于目标偏差值20ps；当两个D触发器的输入数据端在时钟端上升沿附近的建立或保持时间窗口内变化时，D触发器内部交叉耦合反应器将进入亚稳态，通过检测输出状态来判定时钟偏差。本发明利用D触发器亚稳态特性实现皮秒级时钟偏差的片上检测，突破传统片外测试的精度限制，简化测试电路结构与判定流程；兼容JTAG/CPU控制接口，可集成于现有ATE测试系统。